集積回路
集積回路（しゅうせきかいろ、テンプレート:Lang-en-short、IC）は、特定の複雑な機能を果たすために、多数の素子を一つにまとめた電子部品である。主に半導体で構成された電子回路が、複数の端子を持つ小型パッケージに封入されている。集積回路に対し、単機能の単体部品は「ディスクリート」と呼ばれる。
概要
現代の電子機器で使用する電子回路は、増幅器や演算器などの機能単位ではすでに回路構成が決まっており、わざわざ個別の抵抗やコンデンサ、トランジスタをひとつずつ組み立てる事は、効率が悪く、コストとサイズがかさばり、故障の原因にもなる。複雑な回路を小さな1枚の半導体にまとめて作り込む技術の成果が集積回路であり、現在のコンピュータやデジタル機器を支える主要な科学技術の一つである。古くは固体回路[1]とも呼ばれ、20世紀中頃に考案されて以降、製造技術の進歩により急速に回路規模と性能が向上してきた。
ウェハーと呼ばれる薄い半導体基板の上に光学写真技術によって微細な素子や配線などの像を数十から数百個写し込み、その像を保護マスクとして半導体基板を溶かしたり上塗りしたりを十から数十回繰り返し、多数の同一回路を同時にひとつのウェハー上に作る。ウェハー上の回路はテスト前、または後にひとつずつ切り離されてダイ[2]となる。良品だけがサブストレートやリード・フレームに載せられ、ボンディング・ワイヤやフリップ・チップの直接接続によって外部端子との配線が行われた後、プラスチックやセラミック、金属缶で出来たパッケージに封入され、動作テスト後に梱包・出荷される。
これらがモノリシック集積回路の製造工程であるが、ハイブリッド集積回路は、複数のダイまたはひとつのダイといくつかの単体の受動部品といった組み合わせでひとつのパッケージに収められたものである。
歴史
集積回路の誕生
実際に集積回路を考案したのはレーダー科学者テンプレート:仮リンク（1909年生まれ）であった。彼は英国国防省の王立レーダー施設で働き、1952年5月7日ワシントンD.C.でそのアイデアを公表した。しかし、ダマーは1956年、そのような回路を作ることに失敗した。
最初の実際の集積回路は2人の科学者が別々に製作した。テキサス・インスツルメンツのジャック・キルビーはゲルマニウムでできた「テンプレート:Lang-en-short」に関する特許を1959年2月6日に出願し、キルビー側は1964年6月に付与された[3]。一方フェアチャイルドセミコンダクターのロバート・ノイスはシリコンでできたより複雑な「テンプレート:Lang-en-short」に関する特許を1961年4月25日に与えられた。
この2社は特許優先権委員会においてどちらの特許が有効であるかを争った。争点となったのは、キルビーの特許において集積回路内の各素子をつないでいた配線である。キルビー特許では、素子をつなぐ配線はゲルマニウム基板から浮いて空中を飛んでいたのである。一方ノイスの特許では配線はシリコン基板上にプリントされており、現在の集積回路と同じ構造だった。この争いはキルビーの特許出願から10年10か月を経て決着し、ノイスの勝利が確定した。しかし、その勝利はすでにほとんど意味がなかった。1966年、テキサス・インスツルメンツ（米国）とフェアチャイルドセミコンダクターを含む十数社のエレクトロニクス企業が集積回路のライセンス供与について合意に達していたからである。
キルビーとノイスは後に、ともに国民栄誉賞を受け、同時に全米発明家の栄誉の殿堂入りをした。
SSI、MSI、LSI
SSI、MSI、LSI というのは、集積する素子の数によってICを分類定義[4]したもので、「MSI IC」のようにも言うものであるが、今日ではほぼ使われず、ふつう、比較的小規模のものを単にIC、比較的大規模のものを単にLSIとしている。
初期の集積回路はごくわずかなトランジスタを集積したものであった。これをSSIと呼ぶ。SSI[5]は航空宇宙分野のプロジェクトで珍重され、それによって発展した。ミニットマンミサイルとアポロ計画は慣性航法用計算機として軽量のデジタルコンピュータを必要としていた。アポロ誘導コンピュータは集積回路技術を進化させるのに寄与し、ミニットマンミサイルは量産化技術の向上に寄与した。これらの計画が1960年から1963年まで生産されたICをほぼ全て買い取った。これにより製造技術が向上したために製品価格が40分の1になり、それ以外の需要が生まれてくることになった。
民生品として大量のICの需要を発生させたのは電卓だった。コンピュータ（メインフレーム）でのICの採用は、System/360では単体のトランジスタをモジュールに集積したハイブリッド集積回路（IBMはSLTと呼んだ）にとどまり、モノリシック集積回路の採用はSystem/370からであった。
次の段階のテンプレート:要出典範囲登場した。SSIに比較して価格は高いものの、より複雑なシステムを生産する際に回路基板を小さくして組み立てコストを低減するなど数々の利点が魅力となった。そのような経済的利点によりさらにテンプレート:要出典範囲に開発される。LSIはコンピュータのメインメモリや電卓の部品として大量生産されるようになった。
VLSI
もとの分類ではLSIに全て入るわけだが、1980年代に開発され始めたより大規模な集積回路を VLSI[6] とするようになった。これにより、これまでの多数のICで作られていたコンピュータに匹敵する規模のマイクロプロセッサが製作されるようになった。1986年、最初の1MbitRAMが登場した。これは100万トランジスタを集積したものである。1994年に製造されたマイクロプロセッサは300万個以上のトランジスタが集積されている。VLSIチップはCMOS技術の設計ルールの規格化によって製造技術が広く普及した。
また、カーバー・ミードとリン・コンウェイの『超LSIシステム入門』[7]によりVLSIにマッチした設計手法が提案された。
ULSI
VLSIに続いて、新たに ULSI[8] という語も作られ、集積される素子数が100万以上とも1000万以上ともされているが、そのような集積度の集積回路も、今日普通はVLSIとしている。
WSI
WSI [9] は、複数のコンピュータ・システム等の全体をウェハー上に作り込み、個別のダイに切り離さずにウェハーの大きさのままで使用するという構想である[10]。現状では、1品もので、コストが非常に高額であっても良いというような特殊な用途・特殊な要求に基づき生産するような装置で採用されている。たとえば、人工衛星や天体観測望遠鏡の光学受像素子では、民生用の素子を複数個つなぎ合わせて作ると歪みや隙間が生ずるので、1枚のウェハーの全面を使用した物が作られている。
SoC
System-on-a-chip は、従来別々のダイで構成されていたものを統合することで、独立して動作するシステム全体をひとつの集積回路上に実現するものである。例えば、マイクロプロセッサとメモリ、周辺機器インターフェースなどを1つのチップに集積するものである。
回路設計
製造工程
半導体製造は、ウェハー上に回路を形成する前工程と、そこで作られたウェハーをダイに切断し、パッケージに搭載した後に最終検査を行う後工程に大きく二分される。
尚、これらの工程は一般に複数の工程専門企業がそれぞれの工場で順次行っていくものである。1社ですべての工程を行うケースはほぼなく、あったとしても非常に稀である。
一般的には、設計・ウェハー製造・表面処理・回路形成・ダイシング・基材製造・ボンディングの各工程に専業企業が存在し、デザイン・ウェハー切り出し・アンダーフィリング・検査が前記から分かれて専業化している場合、加えて各工程で使用される材料・加工にも専業メーカーが存在する。
一つの集積回路パッケージが出来上がるまでに関わるメーカーの数は少なくとも5、多いときには30社とも言われる。
ウェハー製造
集積回路の母材となるウェハーの原材料は、半導体の性質を持つ物質である。一般的な集積回路ではそのほとんどがシリコンであるが、高周波回路では超高速スイッチングが可能なヒ化ガリウム、低電圧で高速な回路を作りやすいゲルマニウムも利用される。
集積回路の歩留まりとコストは、ウェハーの原材料である単結晶インゴットの純度の高さと結晶欠陥の数、そして直径に大きく左右される。2007年末現在のウェハーの直径は300mmに達する。インゴットのサイズを引き上げるには、従来の技術だけでは欠陥を低くする事が難しく多くのメーカーが揃って壁に突き当たった時期があった。シリコン単結晶引き上げ装置のるつぼを超伝導磁石で囲みこみ、溶融したシリコンの対流を強力な磁場で止めることで欠陥の少ない単結晶が製造可能になった。
前工程
前工程は、設計者によって作られた回路のレイアウトに従ってウェハー上に集積回路を作り込む工程である。光学技術、精密加工技術、真空技術、統計工学、プラズマ工学、無人化技術、微細繊維工学、高分子化学、コンピュータ・プログラミング、環境工学など多岐にわたる技術によって構成される。
表面処理
集積回路は半導体表面に各種表面処理を複数実施して製造される。まずウェハーにはイオン注入によってドープ物質を打ち込み、不純物濃度を高める措置が行われる（最初に作られるこの層がゲートなどの集積回路の中枢となる）。さらにSOIではウェハーに絶縁層を焼きこむか張り合わせる事で漏れ電流を押さえ込む処置が行われる。そしてレジスト膜の塗布、ステッパーによる露光、現像処理によるレジスト処理を複数行い、その間に回路構造物の母体となるシリコンの堆積、イオン注入によるドープ物質の注入、ゲートや配線の土台となる絶縁膜の生成、金属スパッタリングによる配線、エッチングによる不要部分の除去などが行われる（フォトリソグラフィ）。集積回路の立体的な複雑さを配線層の枚数で数える事から4層メタル・6層メタル等と表現する。この表面処理技術は現在進行形であり、High-K絶縁膜、添加物打ち込み、メタルゲート、窒化物半導体素子など新たな技術が発表されている。この新しい技術は、より微細化したプロセス・ルールと共に世に出ると言われている。
クリーンルーム
半導体工場の生産ラインは、それ自体が巨大なクリーンルームとなっている。生物学的クリーンルームよりも、半導体製造現場のほうが遥かに清浄度が高い。ウェハー上の1つの細菌細胞はトランジスタ100個近くを覆い隠す。2008年現在の先端プロセス・ルールである45nmはウイルス以下の大きさである。製造中の半導体は人間がいる環境ではどこにでもあるナトリウムに大変弱く、それが絶縁膜に浸透する為、特にCMOSトランジスタには致命的とも言える。半導体工場のクリーンルーム内に導入される空気は、部屋や場所ごとに設定されたクリーン度に応じて、何度もHEPAフィルターやULPAフィルターで空中微粒子を濾しとられたものが使われる。また水はイオン交換樹脂とフィルターによって空気同様に水中微粒子を徹底的に除去された超純水を使用している。大量のナトリウムを含み、皮膚から大量の角質細胞の破片を落下させ、振動をもたらす人体は半導体プロセスにとって害をなす以外の何物でもなく、クリーンスーツ、いわゆる“宇宙服”を着て製造ラインを汚染しないようにしている。もっとも工場は高度に自動化されており、人間が製造ラインに出向くのは機械の故障といったトラブルがあった時だけである。
ウェハーテスト
ウェハー上への回路形成が完了したら、半導体試験装置を用いて回路が正常に機能するかを確認するウェハーテストを行う。半導体の動作特性は温度にも左右されるため、常温に加え高温や低温下での試験も行われる。
ウェハーテストの結果はダイにマーキングされ、後述する後工程では良品とマークされたダイのみが組み立て対象となる。
欠陥救済
ダイ面積の大きい超大規模集積回路では、チップ上に一つも欠陥がない完璧な製品を作ることは非常に難しい。そこで、設計段階で予備の回路を前もって追加し、ウェハーテストで不良が検出されたときにそこを予備回路で補うことで歩留まりを上げる救済が行われる。回路の切り替えは、回路上に形成されたヒューズを、レーザーまたはウェハーテスト中に電流を流して切断することで実現している。
DRAMやフラッシュメモリでは、製品で決められた容量に加え予備のメモリ領域を用意しておき、不良箇所をテストで見つけた時点で配線のヒューズを切り予備領域に切り替えることが一般的に行われる。また、Cell プロセッサーには テンプレート:ルビ と呼ばれる演算回路を8つ搭載されているが、ゲーム機 PlayStation 3 で使用可能な Synergistic Processor Element は7つに設定されている。この場合、不良コアが一つ発生したダイでも欠陥救済によって利用可能になるため、歩留まりが向上する。
後工程
前工程で良品としてマーキングされた回路をウェハーから切り出し、シートに貼り付けてパッケージに搭載する。端子との配線や樹脂で封止し、最終製品の形になる。その後、初期不良をあぶり出すバーンイン試験や製品の機能を確認するファイナルテストを経て出荷される。
ダイシング
テンプレート:Main ダイシング工程では、前工程で製造されたウェハーをチップの形に切り離す。ダイシングには、薄い砥石を用いて切断する方法と、レーザーを用いる方法が主流である。
ボンディング
チップをパッケージ基板に搭載し、チップ側の端子とパッケージの端子を接続する工程はボンディングと呼ばれる。主なボンディング手法を下に示す。
- ワイヤ・ボンディング
- チップ上の接続端子であるボンディングパッドとパッケージ端子を細い金属の線で接続する方法。加工の容易さと電気抵抗の低さから、材質には金やアルミニウムがよく用いられる。
- フリップチップボンディング
- チップ上にバンプと呼ばれる接続用の突起を載せ、その面をパッケージ基板に合わせて接続する方法。チップ全面を接続に使えるため、端子数が多くかつチップ面積が小さい集積回路でよく利用される。
封止
ボンディングによる配線が完了したら、外部からの衝撃や水分から集積回路を保護する封止を行う。一般的な集積回路では、モールド剤でチップやボンディングワイヤーを保護するための注入成形を行う。集積回路の黒い外見はこの樹脂によるものである。樹脂が固まった後、チップ毎に切り離せば集積回路は完成する。近年のCPUやGPU、液晶ドライバICなどの超精密集積回路にはモールド剤を用いず、アンダーフィルと呼ばれる一液硬化の樹脂を用いる。ボンディングの後、基材とIC間に注入を行いキュア炉と呼ばれる装置でリフローし、硬化させる。
バーンイン
集積回路の故障率は一般的にバスタブカーブと呼ばれる確率分布に従う。バスタブカーブでは、使用開始直後に高い不良率を示す初期不良期間を経て、低い不良率を維持する偶発故障期間に移行する。劣化を加速する条件下で短時間集積回路を動作させることでこの初期不良をあぶり出す工程がバーンインである。バーンインであぶり出された初期不良は次の品質検査によって取り除かれる。
具体的には、高温下で一定時間集積回路に電流を流すことで劣化を加速している。これは、劣化を化学反応として捉えた場合、劣化速度と温度はアレニウスの式の関係に従うとの考え方によるものである。
品質検査
最後に、集積回路が製品として正常に機能するかを確認する検査を行う。封止樹脂に欠けやひび、リードフレームやBGAパッケージのボール端子に異常が無いかを確認する外観検査、ボンディングによる電気接続が確実に行われ、チップが完全に動作するかを半導体検査装置で確認する電気検査が行われる。
プログラム書き込み
EEPROMやフラッシュメモリなどの記憶素子を混載した製品では、プログラムをそれらに書き込む作業も行われる。プログラムの内容を切り替えることで、同一のマスクから異なるグレードや入出端子の異なる集積回路を作り出す事ができる。またCPU等の製品で、実際に動作可能な最高速度に応じたクロック倍率を後処理で設定する事で、グレードの異なる製品を同一生産ラインから製造している。
プロセス・ルール
プロセス・ルールとは、集積回路をウェハーに製造するプロセス条件をいい、最小加工寸法を用いて表す。プロセス・ルールによって、回路設計での素子や配線の寸法を規定するデザイン・ルールが決まる。
通常、最小加工寸法はゲート配線の幅または間隔である。ゲート配線幅が狭くできれば、金属酸化物電界効果トランジスタ (MOSFET) のゲート長が短くなるから、ソースとドレインの間隔が短くなり、チャネル抵抗が小さくなる。したがって、トランジスタの駆動電流が大きくなり、高速動作が期待できる。このため、プロセス・ルールは、高速化を期待して、ゲート長のことを指す場合もある。特にDRAMプロセスでは、ゲート長はゲート配線の最小寸法を使わない場合があるし、拡散層とメタル層を導通させるコンタクトの径が最小加工寸法の場合もある。つまり、プロセス・ルールは、製造上の技術的な高度さや困難さを示す指標と言える。
プロセス・ルールが半分になれば、ダイの外部配線部を除けば、同じ面積に4倍のトランジスタや配線が配置できるため、同じトランジスタ数では4分の1の面積になる。ダイ面積が4分の1に縮小できれば1枚のウェハーから取れるダイが4倍になるだけでなく、歩留まりが改善されるためさらに多くのダイが取れる。トランジスタ素子が小さくなればMOSFETのチャネル長が短くなり、ON/OFFの閾値の電圧 (Vth) を下げられ、低電圧で高速のスイッチング動作が可能となるため、リーク電流の問題を考えなければ、消費電力を下げながら性能が向上する。
伝播遅延<math>\tau</math>は次の式に表される関係に従う。
- <math>\tau = \frac{C_{load}V_{dd}T_{ox}L}{W\mu\epsilon(V_{dd}-V_t)^2}</math>
- <math>\tau</math> : 伝播遅延
- <math>C_{load}</math> : 負荷容量
- <math>V_{dd}</math> : 電源電圧
- <math>T_{ox}</math> : ゲート酸化膜厚
- L : ゲート長
- W : ゲート幅
- <math>\mu</math> : キャリア移動度
- <math>\epsilon</math> : ゲート酸化膜誘電率
- <math>V_t</math> : しきい値電圧[11]
プロセス・ルールは、フォトマスクからウェハーに回路を転写する半導体露光装置の光学分解能や、エッチング工程の寸法変換差の改善などで更新されてきた。プロセス・ルールの将来予測は、ムーアの法則を引用されることが多い。
半導体露光装置は非常に高い工作精度が要求され、製造の大部分が人間の手作業で行われる。ウェハーを載せるスライドテーブルは、高い水平度を実現するために非常にキメの細かい砥石で職人が磨いたレールの上に乗せられる。微細パターンをウェハー上に転写する光学系には、原子単位で表面の曲率が修正されている超高精度なレンズが用いられている。
微細化
半導体露光装置メーカーは1社か2社の最先端半導体メーカーと共同で次の世代や次々世代の半導体露光装置を開発し、まずその半導体メーカーに向けて製造する。その開発によって生み出された装置を、2 - 3年程度後に最先端に続く半導体メーカーが量産の為に購入する頃には最先端半導体メーカーはその先の世代の試験運用をはじめる。この循環があるために演算プロセッサのプロセスルールは、350nm、250nm、180nm、130nm、90nm、65nm、45nm、32nm、22nm、14nm、10nmといった飛びとびの値になるのが普通である。最先端のプロセス・ルールは2010年時点で32nmに達していて、2012年に22nm、2014年に14nm、2016年に10nmになると予想されている。一方DRAMやフラッシュメモリのような記憶用半導体では小刻みにプロセスルールを縮小している。DRAMにおける一般的なプロセス・ルールは2007年には65nm、2008年には57nmと縮小を行い、2013年には32nmを想定している。これは、製品の急激な低価格化によって各メーカーが新規投資を控え、既存設備の改善によって生産性を向上させることが狙いである[12]。ただし最先端の微細化が要求される携帯端末向けなどには、2010年時点で25nmの製品も投入されている。
微細化によってプロセスルールが使われる光源の波長よりも短くなると、光の回折や干渉によってマスクの形とウェハー上に作られる像の食い違いが大きくなり、設計通りの回路が形成できなくなる。この問題を解決するため、回路設計にあらかじめこれらの光学効果を織り込んでおく光学近接効果補正が130nm以下のルールで行われるようになった。光学近接効果補正は、EDAによる自動化が普及している。
2020年頃には、5nmに到達し、CMOSを使った微細化の限界が訪れるとの推測されており、新しい素材・構造の研究や微細化に頼らない手段による集積度の向上も模索されている[13]。
歩留まり
歩留まりとは、ウェハーから取れる全てのダイに対する良品ダイの割合を指し、イールド・レート (yield rate) とも呼ばれる。PC用のCPUのように、同じ生産ラインで同じ製造工程を経た製品を、完成製品に後からテストによってグレードを割り振ることがあるので、グレードを下げれば歩留まりが上がるという結果になる。
半導体故障解析
半導体故障解析とは、極めて多くの素子の集合体である集積回路に於いて、何処が、どの様に、壊れているのかを解析する技術である。LSIテスタ（半導体試験装置）では、不良品である事は分かっても、その回路の何処に異常があるのかまでは分からない。数千万ものトランジスタが集積された回路に於いて、その一つ一つを試験していくのは現実的ではなく、又、それ以上に配線の不良などもあり得る。従って、集積回路の登場当初から、集積度の向上に伴って、故障解析技術も進歩している。
分類
システム構成
モノリシック集積回路
モノリシック集積回路は1枚の半導体基板上に、トランジスタ、ダイオード、抵抗器などの回路素子を形成し、素子間をアルミニウムなどの蒸着によって配線した後、数mm - 十数mm角の小片に切り出したものである。組み立て工数が少ないため安価である。
シリコン（Si、珪素）単結晶基板上に平面状に構成するトランジスタ（プレーナ型トランジスタ）を発展させたものである。製造プロセスの進歩により1990年代からアナログ・デジタル混在回路にも用いられるようになった。
ハイブリッド集積回路
マルチチップモジュールともいい、複数の半導体基板を内蔵したものである。組み立て工数が多いため価格が上昇する。違った製造プロセスを使用した素子を搭載することや、半導体基板を立体的に配置し実装面積を小さくすることが可能である。
プリント基板製造技術を用い、セラミック基板やエポキシ樹脂基板上に配線パターンを形成し、個別部品のトランジスタ、抵抗、コンデンサなどを半田付けして作るもの（ハイブリッド集積回路）や、複数の半導体基板を金属線で直接配線したもの（マルチチップモジュール）がある。
制御回路が一体化された大電力の増幅回路やスイッチング回路（インテリジェントパワーモジュール）や、高密度実装が要求される携帯機器・自動車・航空機・軍事用、集積回路同士の距離が演算速度に影響を与えるスーパー・コンピュータやメインフレーム・コンピュータなどに用いられる。メインフレームコンピュータやスーパーコンピュータで使われるマルチチップモジュールは100層を超えるセラミック基板を焼結生成した非常に高度な立体回路を構成している。プリント基板においてもビルドアップと呼ばれる、複数の多層基板を貼り合わせて回路を構成する技術が開発されているため、ハイブリッド集積回路の多層化製品とプリント基板の多層化製品の境目は無くなっている。
集積度
| 略称 | English | 日本語 | 素子数 |
|---|---|---|---|
| SSI | small scale integration | 小規模集積回路 | 2 - 100 |
| MSI | medium scale integration | 中規模集積回路 | 100 - 1000 |
| LSI | large scale integration | 大規模集積回路 | 1000 - 100k |
| VLSI | very large scale integration | 超大規模集積回路 | 100k - 10M |
| ULSI | ultra-large scale integration | 超々大規模集積回路 | 10Mを超える |
| GSI | giga scale integration | ギガ・スケール集積回路 | 1Gを超える |
製造技術の進化に伴う高集積化の進展に合わせて、新たな名称が付けられたが、規模の違いが使用方法に差異をもたらすものではないので、次第に廃れて行った。現在では「LSI」以外はほとんど使われなくなっている。
パッケージ
機能別分類
ASIC、システムLSI（特定用途向け IC・LSI）
- 音声合成LSI
- LCDドライバ
ASSP
デジタル制御用LSI
汎用メモリ
専用メモリ
アナログ集積回路
- オペアンプ（演算増幅器）
- アナログ-デジタル変換回路
- デジタル-アナログ変換回路
- 電源回路
- パワーアンプ - ドライバ
- 音響用アンプ回路
- 液晶ディスプレイドライバ
- モータドライバ
- RF回路
- 映像信号処理 - NTSC信号処理
- タイミング回路 - PLL - VCO
- 半導体センサ
- CMOSイメージセンサ
- CCDイメージセンサ
- 温度センサ
- 圧力センサ
- 加速度センサ
- 半導体リレー
複合製品
参考文献
- 電子立国日本の自叙伝 - ビデオ、レーザーディスク、DVD、及び単行本がある。
- カーバー・ミード、リン・コンウェイ 『超LSIシステム入門』菅野卓雄, 榊裕之監訳。培風館。 1981年。ISBN 4-563-03179-8
- テンプレート:Cite book
- 泰司増樹 『CMOSアナログ/デジタルIC設計の基礎』
脚注・出典
関連項目
テンプレート:デジタルシステム- ↑ テンプレート:Lang-en-short
- ↑ テンプレート:Lang-en-short
- ↑ テンプレート:US patent
- ↑ テンプレート:Citation
- ↑ テンプレート:Lang-en-short
- ↑ テンプレート:Lang-en-short
- ↑ 原題: Introduction to VLSI Systems
- ↑ テンプレート:Lang-en-short
- ↑ テンプレート:Lang-en-short
- ↑ 1980年代に商用化しようとした例もあったが、歩留の制約を越えられずに失敗している。WSIの実用化の優先度は高くない。（テンプレート:仮リンクの記事などで見られる）
- ↑ 福田哲生著 『はじめての半導体シリコン』工業調査会 2006年9月15日初版第1刷発行 ISBN 4769312547
- ↑ 日経エレクトロニクス 2007年11月5日号「激安DRAMを活かす」 p.63
- ↑ New nano logic devices for the 2020 time frames
